上課摘要:
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity con_vhdl is
port (A,B,C,D: in STD_LOGIC;
E,F,G, : out STD_LOGIC);
end con_vhdl;
architecture a of con_vhdl is
begin
E <= A and B;
F <= A or B;
G <= not(A or B) ;
end a;
作業指定:
- 請設計一個三輸入組合電路,輸入變數分別為IN_A, IN_B, IN_C, 輸出變數為F,其中F(IN_A, IN_B, IN_C) = Σ(0, 1, 4, 6, 7),專案名稱使用『d學號』。